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公開鍵暗号ハードウェアのための多ビット乗算器について
http://hdl.handle.net/10445/6929
http://hdl.handle.net/10445/69290297ae85-0411-4bc6-a922-374e1effcbb5
| 名前 / ファイル | ライセンス | アクション |
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313.pdf (555.8 kB)
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| Item type | 会議発表論文 / Conference Paper(1) | |||||
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| 公開日 | 2013-05-10 | |||||
| タイトル | ||||||
| タイトル | 公開鍵暗号ハードウェアのための多ビット乗算器について | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者 |
白勢, 政明
× 白勢, 政明× 木村, 圭吾× 村山, 広行× 加藤, 翔× 小林, 悠太× 畠山, 遼平 |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | 多くの公開鍵暗号は多ビット整数乗算を必須とするため，乗算器の性能はそれらのためのハードウェアの性能に影響を与える．Wallace tree乗算器は，ビット数を$n$とし配線遅延を無視すると，処理時間は$\log n$に比例する．従って例えば，正しく設計するならば64ビット乗算器と128ビット乗算器との処理時間の差は理論的にはわずかである．本稿は，配線遅延以外の性能が予定通りとなり，ハードウェアの記述が容易な，更にパイプライン化が容易な，任意のビット数のWallace tree乗算器の構成法を提案する． | |||||
| 書誌情報 |
情報処理学会研究報告コンピュータセキュリティ研究会 巻 2013-CSEC-60, 号 8, p. 1-8, 発行日 2013 |
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| ISSN | ||||||
| 収録物識別子タイプ | ISSN | |||||
| 収録物識別子 | 09196072 | |||||
| 査読有無 | ||||||
| 値 | なし/no | |||||
| 研究業績種別 | ||||||
| 値 | 国内学会/Domestic Conference | |||||
| 単著共著 | ||||||
| 値 | 共著/joint | |||||
| 権利 | ||||||
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| 著者版フラグ | ||||||
| 出版タイプ | AM | |||||
| 出版タイプResource | http://purl.org/coar/version/c_ab4af688f83e57aa | |||||
| 出版者 | ||||||
| 出版者 | 情報処理学会 | |||||
